课程概览
课程内容包括逻辑代数、组合逻辑电路、触发器、计数器、寄存器和时序逻辑分析。 在课程设计中，这些知识会进一步落地为编码器、显示驱动和控制电路等实际结构。
CIRCUITS
数电
数字电子技术把逻辑表达、状态设计和电路实现联系在一起，是从布尔逻辑走向实际系统设计的重要课程。
面试复习主线
数电面试最关键的是“逻辑功能能不能落到电路结构”
- 先掌握布尔代数、真值表、卡诺图化简。
- 再掌握组合逻辑和时序逻辑的典型模块。
- 最后能从状态转换、时钟触发、竞争冒险角度分析系统行为。
必会知识点
布尔代数与逻辑函数
- 与、或、非、与非、或非、异或基本运算。
- 真值表、逻辑表达式、逻辑图之间的相互转换。
- 卡诺图化简是组合逻辑高频基础题。
组合逻辑电路
- 编码器、译码器、数据选择器、加法器、比较器。
- 输入只决定当前输出，不依赖过去状态。
- 组合逻辑设计流程要会讲：列真值表、化简、门级实现。
触发器
- RS、JK、D、T 触发器的功能表和激励表。
- D 触发器是时序电路设计中最常用的存储单元。
- 边沿触发和电平触发差别要清楚。
时序逻辑电路
- 计数器、寄存器、移位寄存器的工作原理。
- 同步时序和异步时序的区别。
- 状态图、状态表、次态方程是高频考法。
竞争与冒险
- 竞争冒险来自不同路径传播延时不一致。
- 组合逻辑里常见静态冒险和动态冒险。
- 增加冗余项或调整结构是常见消除方法。
工程实现
- 数码管显示、抢答器、计数显示系统常作为课设原型。
- 数电和 FPGA、嵌入式逻辑控制联系很紧。
- 会画状态机思路在面试中很加分。
高频面试问答
组合逻辑和时序逻辑的本质区别是什么？
组合逻辑输出只由当前输入决定；时序逻辑输出不仅与当前输入有关，还和电路过去状态有关，因此需要存储单元。
为什么 D 触发器常用来做寄存和状态保存？
因为它结构简单、功能直接，时钟有效边沿到来时把输入 D 的值稳定存入输出，便于构建同步时序系统。
卡诺图化简的本质是什么？
本质是利用相邻最小项只差一个变量的性质，通过合并消去冗余变量，得到更简洁的逻辑表达式。
竞争冒险为什么会发生？
因为不同逻辑路径传播延迟不同，输入变化时某些中间节点先后翻转，导致输出短暂错误跳变。
易混点与复习提醒
功能表与激励表
功能表看“当前输入会得到什么次态”，激励表看“想得到某个次态需要给什么输入”，两者方向相反。
同步与异步
同步系统统一受时钟控制，更稳定；异步系统响应快但更容易出现竞争冒险。
编码器与译码器
编码器是多输入转少输出，译码器是少输入转多输出，方向不要说反。
复习顺序建议
先把逻辑代数和卡诺图过一遍，再复习组合逻辑，最后集中攻克触发器、计数器和状态机。